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在芯片制造過程中，每一層沉積的薄膜在原子層面都存在一種內在的力，即薄膜應力。這股力量至關重要，若控制得當，可成為提升芯片性能的關鍵；若控制失當，則可能導致芯片直接失效。薄膜應力本質上源于薄膜與襯底之間的相互作用，它會迫使晶圓發生微小但關鍵的形變，從而深刻影響器件的電學性能和長期可靠性。

一、薄膜應力的來源與分

薄膜應力主要來源于兩個方面：一是薄膜材料與襯底材料之間熱膨脹系數不匹配，在工藝溫度變化后產生的熱應力；二是薄膜在沉積生長過程中，由于其微觀結構、原子排列缺陷等內在因素產生的本征應力。根據作用方向的不同，薄膜應力可分為壓應力和張應力兩大類。

壓應力表現為薄膜原子“擠”在一起，有向內收縮的趨勢。它主要來源于本征應力，例如在低溫、高能的物理氣相沉積過程中，原子未能到達能量最低的晶格位置，處于“擁擠”狀態。具有壓應力的薄膜會使晶圓中心凸起。典型的壓應力材料包括氮化硅和一些金屬屏障層。

張應力則表現為薄膜原子被“拉”開，有向外擴張的趨勢。其最主要的來源是熱應力，當薄膜與硅襯底的熱膨脹系數不同時，從沉積高溫冷卻后，兩者收縮程度不一，導致薄膜被拉伸。張應力會使晶圓中心凹陷。二氧化硅、多晶硅和鋁等材料通常呈現張應力。簡而言之，若薄膜傾向于收縮，則為張應力；若傾向于膨脹，則為壓應力。

二、工藝調控與應力控制 

薄膜應力并非固定不變，工程師可以通過精密調整沉積工藝的“配方”來主動駕馭它。在化學氣相沉積中，反應氣體的比例至關重要。例如，沉積氮化硅時，硅烷與氨氣的比例會改變薄膜中的硅氮原子比，從而調控應力狀態：富硅的氮化硅常呈現壓應力，而化學計量比或富氮的氮化硅可調整為張應力。

 沉積過程的能量與溫度也是關鍵參數。在物理氣相沉積或等離子體增強化學氣相沉積中，提高功率會增加高能粒子對基片的轟擊，將原子“敲”進更緊密的位置，通常會增加壓應力。沉積溫度則是一把雙刃劍：高溫有助于原子擴散到能量更低的穩定位置，從而釋放部分本征應力；但同時，高溫也會加劇因熱膨脹系數差異在冷卻后產生的熱應力。此外，反應腔壓力較低時，粒子的平均自由程增加，使其以更高能量撞擊表面，有利于形成致密且具有高壓應力的薄膜。

復制，不同掩膜版內的測試圖案互不相同，既實現了全晶圓工藝質量的覆蓋檢測，又不占用芯片有效面積。

三、應力對芯片性能的雙重影響

薄膜應力會通過改變硅的晶格常數，直接影響載流子（電子和空穴）的遷移率，這是其最重要的電學效應。現代芯片制造已從被動應對轉向主動利用，發展出“應力工程”這一核心技術。

 在晶體管制造中，通過在溝道區域有意識地引入特定方向的應力，可以顯著提升器件性能。具體而言，張應力能夠拉開硅原子間距，提升電子遷移率，從而使NMOS晶體管速度更快；壓應力則壓縮硅原子間距，提升空穴遷移率，使PMOS晶體管速度更快。在英特爾、臺積電等公司的先進制程中，沉積特制的應力襯墊來“掐住”晶體管，是提升驅動電流的關鍵手段。

然而，如果應力失控，將導致嚴重的可靠性問題。過大的全局應力會導致整個晶圓像薯片一樣彎曲（晶圓翹曲），使其在后續光刻工藝中無法精準對焦，導致良率暴跌。當應力超過薄膜自身的結合強度時，薄膜會開裂或從襯底上剝落，造成電路直接短路或斷路。對于金屬互連線，過大的張應力會與電流產生的焦耳熱應力疊加，加速電遷移過程，形成空洞，導致導線提前斷裂，縮短芯片壽命。此外，應力還會改變晶體管的閾值電壓、漏電流等關鍵參數，導致芯片性能不穩定。

 四、薄膜應力的常見測量方法

由于薄膜應力無法直接測量，通常通過測量應力導致的基片形變來間接推算，這類方法統稱為曲率法。根據原理不同，測量方法主要分為機械法、干涉法和衍射法三大類。

最基礎且廣泛應用的是基于斯托尼方程的曲率法。它通過激光測量薄膜沉積前后襯底曲率半徑的變化，結合襯底和薄膜的力學參數（如楊氏模量、泊松比、厚度），計算出薄膜的平均應力。市面上常見的薄膜應力測試儀多基于此原理。懸臂梁法是另一種機械法，將基片一端固定形成懸臂梁，薄膜沉積后，通過激光測量自由端的偏移量來計算應力。

干涉法則利用光學干涉原理來測量基片的彎曲。牛頓環法利用鍍膜后基片彎曲面與參考平面產生的等厚干涉條紋（牛頓環）來推算曲率半徑。相位移干涉法（如使用Twyman-Green干涉儀）則更為精密，通過CCD獲取干涉圖，并利用相位移技術計算曲率變化，從而得到應力值。

衍射法以X射線衍射法為代表，是一種無損定量方法。它通過測量材料晶面間距在應力作用下的變化（即衍射峰位置的移動）來計算應力。由于X射線穿透深度有限，此法主要測量材料表層的應力狀態。為了測量材料內部的應力梯度，需結合剝層法，即逐層剝離樣品并測量，再通過算法修正應力松弛效應。此外，拉曼光譜法通過分析應力引起的分子振動譜峰變化來測量應力，具有非破壞性、高分辨率的優點。

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